virtex-xc5vsx50t资源消耗达到87%的工程项目
时间：10-02
整理：3721RD
点击：
本人使用virtex5 xc5vsx50t-ff665，做了一个项目，64个采集通道，进行带通滤波，数字解调，解调后IQ路分别低通滤波，然后8/1降采样。实际就是滤波和数字下变频。综合后速度可以到达250M左右。我实际使用时钟60M即可。但是综合和资源消耗很大。slice register消耗达到87%
dsp48e用了192个(和滤波器有关),没有使用时序约束。
这么大的消耗正常吗?这款fpga共有8160个slice，每个slice有4个register。请大家评论，谢谢！
dsp48e用了192个(和滤波器有关),没有使用时序约束。
这么大的消耗正常吗?这款fpga共有8160个slice，每个slice有4个register。请大家评论，谢谢！
一般情况下都没有问题。我曾经使用SX50T用过98%的slice资源，跑在280MHz.
应该没有问题的。如果觉得资源高，可以通过编译选项，看看自动使用节约面积的方式能否有一定改善了。最好是在代码设计下工夫了。
正不正常得看你代码怎么写，不同的写法占用当然不一样了。只要功能正确，就不要在乎占用了。
修改代码风格，从架构上少用寄存器，比如滤波器延时如果用的寄存器的话，可改成block ram方式来实现就可以节省不少了。
初期工程LUT，REG资源不宜超过60%，扩展功能后不宜超过80%，
修改代码风格，从架构上少用寄存器，比如滤波器延时如果用的寄存器的话，可改成block ram方式来实现就可以节省不少了。
初期工程LUT，REG资源不宜超过60%，扩展功能后不宜超过80%
==================================================
谢谢。
滤波器使用ip core生成，应该使用的是block ram或者distributed ram。所以占用reg应该不多。
后来我修改了代码，将一些不是必须的锁存 的d寄存器去掉，节约了不少，但是综合后速度降至
150M。
很多时候，使用d寄存器打一拍，能够大大的提高速度。这就类似流水了。不知道大家认为是不是这个意思?
学习了。