微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > Cadence RTL Compiler里面flatten design的问题

Cadence RTL Compiler里面flatten design的问题

时间:10-02 整理:3721RD 点击:
请问下在我的design里面,我想要flatten掉一部分的design应该怎么做,好像RTL Compiler的命令只能一下子把整个design都flatten掉。
有没有高手知道办法,谢谢!

试试先set_design

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top