verilog调用vhdl

时间：10-02 整理：3721RD 点击：

把vhdl代码加入到工程中，我用verilog调用vhdl子模块，调用方法像调用verilog子模块一样，编译通过后，查看管脚分配，不是我顶层模块的管脚，这是怎么回事，我顶层如果是vhdl写的可以调用verilog和vhdl，是不是软件不支持verilog调用vhdl，如果不支持为什么编译可以通过啊。求解

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