如何控制FPGA布局布线？

请问在XIlinx中如何能控制综合过程之后的布局布线的过程?比如我写了一个模块在A这个区域，而这个模块要调用一个RAM，实际中RAM会有很多，为了提高设计的性能，我怎么才能尽可能选择离我这个模块近的RAM呢?也就是在综合的时候能不能加一些约束什么的?谢谢！

可以的。你在planahead下面提供面积约束，或者在ucf下面选择RAM 的X0Y0这类位置约束了。位置远近最好根据你的逻辑自己判断了。

最好的方法就是在planahead 通过pblock来实现！

小的模块我手动 布局玩过  规模的大的模块 我没玩过

无需考虑

新手，来学习了

哇塞，原来布局布线也可以控制啊