DDR 读写效率 fifo

1.请问DDR 读写效率应该怎么计算?2.最近在使用xilinx 的mig core 用于DDR 控制器， 但发现有的例程中引入了数据缓存fifo 请问这个fifo 具体起什么作用， 如果在我的UI 接口不包涵fifo ，把DDR当成普通ram用可以吗?
谢谢大家～

   DDR的效率在random操作下，一般不会超过20%，而xilinx提供的mig接口应该都是基于用户random操作下的，所以效率不会高。至于fifo，DDR一般跑到200M以上，mig会为此提供专用的PHY，你FPGA内部不会跑（很多情况下也跑不到）太高频率，所以mig提供的用户接口隔绝了外部高频与内部低频，fifo是为了缓存低频到高频的数据接口和命令接口。楼下高手，请多指点。

LS讲得挺好，对于PHY的工作频率，应该也是由FPGA的时钟来给出的，就是你可以接100M的时钟，也可以接266M的时钟，其PHY的IO时序也应由这个相关的时钟周期来定。所以如果给266M的时钟给PHY，可能会有数据错位之类的，而低频下则跑得比较稳定。
当然，还有个200M的固定时钟，这个就是是给iodelayctrl用的，为来给FPGA内部时钟和走线资源标记时延，不用管。
而再通过个FIFO，就将地址、读数据、写数据、控制逻辑的时域隔离了，FIFO的另外端输入时钟可以任意，不需要与PHY有什么关系（当然也可以一致），这样便于上层调用。
个人之见。