MIG3.61生成DDR2时序约束问题

在使用MIG3.61生成DDR2时序约束时遇到了一些问题：
1、采用sys_clk_p和sys_clk_n这对差分时钟作为FPGA的输入时钟控制，但不知道怎样对差分时钟进行约束，因为MIG生成DDR2的各控制模块中所采用的时钟主要是由sys_clk_p和sys_clk_n这对差分时钟作用产生的CLK0所决定，如果没有约束好此系统时钟，将直接影响系统的性能，所以想问一下如何解决MIG生成DDR2系统时钟的时序约束；
2、MIG自己生成的UCF文件Xilinx-V5不能直接用，需要修改一些地方,但不知道应该如何修改?
初学时序约束，请大家多多帮助！
谢谢！

差分时钟约束其中一个即可，另一个不用管

    也就是说可以约束其中一个作为DDR2的整个时钟约束吗?如果要用到差分时钟作用生成的CLK0该怎么约束呢?