做完时序分析后如何分析呢

对程序作了offset out after：
OFFSET = OUT 8.5 ns AFTER "sys_clk" REFERENCE_PIN "clk1" RISING;
其中sys_clk是FPGA的系统时钟是400MHz，clk1是给DA的源时钟
约束后想查看下，源时钟clk1与数据data是否按照这个要求做了，
时序分析报告实在看不懂，不知道有没有那种图形可以看呢?

Quartus的Timequest就有图形看了。

    我用的xilinx，怎么看呢

不太明白。

   
    就是想知道做完约束后的效果如何，是不是第一个data真的按照fclk后8.5NS后输出的?除了时序报告外，有没有对应的波形可以看到呢