请教：在synplify premier下约束DCM输出
时间：10-02
整理：3721RD
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小弟在synplify premier下约束DCM输出时钟遇到点问题，想请教一下各位：
例如：
外部晶振输入为clock_40m，我用这个时钟输入DCM_1得到时钟clk_40m,clk_44m;
然后我将clk_44m输入到DCM _2得到时钟：clk_20m,clk_60m。
在synplify中同一个时钟通过DCM得到衍生时钟是同组的，请问大家，怎么才能将
clk_40m,clk_44m,clk_60m,clk_20m间路径设置为false path
谢谢了
例如：
外部晶振输入为clock_40m，我用这个时钟输入DCM_1得到时钟clk_40m,clk_44m;
然后我将clk_44m输入到DCM _2得到时钟：clk_20m,clk_60m。
在synplify中同一个时钟通过DCM得到衍生时钟是同组的，请问大家，怎么才能将
clk_40m,clk_44m,clk_60m,clk_20m间路径设置为false path
谢谢了
自己先顶一个
在约束文件中将每个时钟之间设置为false path就可以撒
set_clock_group -asynchronous
感谢分享资源，