请教verilog做asic设计，如何取余数

直接使用取模运算符就可以了。

用%号。例如10%3=1

   不会吧，做asic，不是做仿真啊

最简单的办法：被除数连续减除数，不够减了剩下的就是余数。
复杂一点的就去学习除法器，每种除法器都天然地能算出余数。
所以在CPU里，除法 和 取余是等效率的。

%是可综合的，10%3=1，综合器会自动综合出其门级网表。

循环减判断小于减数就可以了吧

实在是不知道怎么加钱啊。

6楼正解！

如果除的是2的几次方，那就好办  直接取它的后几位；如果不是只能循环减判断小于减数就可以了