Ncverilog后仿反标SDF不正确

版图给的是SPEF文件，用PT读入之后写sdf文件出来，在Ncverilog仿真时出现下面的warning：Read error for default code, skipping annotation of top_min.sdf.X。Ncverilog查看波形，反标的延时都是ns单位的，查看一个buf的延时是1ns，感觉是ncverilog把sdf里面的时序全都进位了，假设延时是0.002ns，ncverilog当成1ns。谁知道会出现这个问题的原因啊，先谢了。

这个，我也遇到相同的问题。可能是sdf格式的问题。
报这个错就说明时序没标上。
有人建议用vcs。

    偶然发现。
     pt写sdf的时候
      write_sdf  加上 -output  参数

       就可以标上了。

-output  参数,这些参数怎么设置?我先去试试可以不

    还是不行啊，我直接使用的是write_sdf -output top.sdf,  ncverilog仿真还是出现同样的错误，时序反标还是不对。你当时是怎么设置的啊

    write_sdf -context Verilog -output top.sdf

    你这个问题当时怎么解决的啊?不用NC用VCS?

    嗯 谢谢你啊 我再去试试

    还是用的nc，没换。不知道你ncelab的参数怎么设置的。
     像 maxdelays 啊  delay_mode 啊 ，不知道你注意没。

不行啊，出现的warning信息更多了
ncelab: *W,SDFINF: Instance SN not found at scope level U9 <../syn/wroute/top_min.sdf, line 12810>.
ncelab: *W,SDFAND: Attempted INTERCONNECT annotation to non-existent destination port A_OUT at scope level U9 <../syn/wroute/top_min.sdf, line 20>.
ncelab: *W,SDFUXC: Unexpected code found in compiled SDF file: top_min.sdf.X (158). ncelab: *W,SDFUXC: Unexpected code found in compiled SDF file: top_min.sdf.X (99).
ncelab: *W,SDFINF: Instance U_SPI_sdo_reg not found at scope level U9 <../syn/wroute/top_min.sdf, line 133848>. ncelab: *W,SDFRDE: Read error for default code, skipping annotation of top_min.sdf.X.
ncelab: *W,SDFRDE: Read error for default code, skipping annotation of top_min.sdf.X.

    加了maxdelays选项，delay_mode没有加，delay_mode要设置吗

    这个，看来咱们的情况还是有点不一样啊。
    我是这么做的:
     pt: write_sdf -context Verilog -output top.sdf
      nc: $sdf_annotate("top.sdf",top,,"sdf.log","MAXIMUM","1.0:1.0:1.0")
     ncelab: -maxdelays
                 -delay_mode path
                 -pathpulse
希望对你有帮助

    要设置的。delay_mode path

        我再去弄一下，不知道是不是后端给的RC参数和top文件有问题，top.v文件里有衬底之类的，不是数字单元。

郁闷啊 还是不行

    还是一样的问题?
   你再仔细看一下，pt和nc的手册吧。
   最有可能是环境设置的问题。
   帮不了你了。

    恩 我再查查什么原因

    找到原因了吗?

   试下这个吧
   write_sdf -context Verilog -input_port_nets -output_port_nets -no_edge top.sdf

    en 好的 ，我现在怀疑版图给的top.v有问题。

timescale没设对?
verilog timescale仿真的时候老是会有问题

小编解决了没,我一模一样的问题啊...

   我们问题一模一样。你用的是什么工艺?会不会是工艺的问题我用的smic18

各位的问题解决没啊?
我在用SPEF写出的SDF文件 中没有了Removal check，好像把verilog specify block 里的removal check写出来后就成了hold，这是怎么回事儿啊?