SystemVerilog中的随机化问题

请问Systemverilog中的rand 和 randc都只能在class中用吗?如果不在class中怎么用?我直接
rand bit [12:0] x;
always #30 x.randomize();
这样行吗?

应该是randomize(x)这么用。因为它不是一个对象，而只是一个属性。

我试了一下还是不行。不过语法编译是没问题的，就是在仿真的时候报错。更可恶的报的还是Unable to check out verification license for randomize() feature
现在在找license。

randomize()是class的一个built_in的function，所以好像必须在对象里用吧

只能在CLASS中定义rand