always @(posedge clk) begin..end

always @(posedge clk or negedge rst)

if(！rst)

dir<=1'b0;

else begin

if(key[1])
dir<=1'b1;//----------the code mean it,,,reason?

if(key[2])
dir<=1'b0;//maybe it solve your own problem ,but U don't understand in detail

end//----------------final

在fpga中对应的电路是

[attach]453952[/attach]

在这里面明显的看到，，，mux 二选一 器件两个，之后再连接一个D触发器，，，，所以在verilog中的begin….end语句对应于fpga的电路是组合逻辑

Key[1] _____________|---|______________________

Key[2]_______________|---|_____________________

Dir
______________|-|_______________________

这个是在一个clk内部的

组合逻辑的时延时间相对于clk这个信号而言是很小的，不用考虑。

没看明白。

这个是基本常识吧?