流水线/并行技术省电

降低了频率嘛。

   嗯，频率确实降低了，动态功耗也降低了。还有没有其他方面原因?

若是做ASIC就可以用门控时钟来实现低功耗的设计

因为FPGA没有使用门控时钟，流水线并行处理时，最大程度上保证触发器的每次翻转都是有意义的

就像C语言会变成2进制  verilog 最后变成 电路   电路不是电阻和电容吗 流水线和并行 体现在电容的变化

socvista里面数字信号处理有一章讲这个问题，可以去看看

    heh   这个我们今天刚学     门控时钟的作用就是选择时钟信号，当不需要使用时钟时将时钟关断。从而低功耗

呵呵，看看大家的讨论总是能学习到点东西，希望自己以后能回答一些问题。