请教DC综合中多时钟问题

我在电路中采用了smic0.13的PLL锁相环，然后利用PLL的输出时钟来同步中断输出信号，我在DC中将输入时钟create_clock  CLK_IN，将经过PLL的输出时钟create_generate_clock  CLK_OUT，当然两条命令都简写了，可是结果综合后报时序所有路径都是：Path is unconstrained ，请问在综合中该怎样设置PLL的输出时钟?
例：在电路中调用PLL锁相环IP，
      PLLGD_1000B  pll_out（
                            .XIN( clk_in ),
                            .CLKOUT( clk_300M ),
                            );
     然后利用clk_300M来同步int信号，
always @ ( posedge clk_300M  or  rst )
begin
       if ( rst )
             int <= 0;
       else
             int <= int1 & int2;
end
现在我DC综合完后提示如下：
Startpoint: design_top/int_reg
                (rising edge-triggered flip-flop)
Endpoint:INT (output port clocked by CLK)
....................
最后显示：（Path is unconstrained ）
请教该怎么设置输入时钟和输出时钟，谢谢！

output port clocked by CLK
感觉PLL时钟没设置对，CLK是什么时钟?

#Constrain the base clock
create_clock -add -period 10.000 \
             -waveform { 0.000 5.000 } \
             -name clock_name \
             [get_ports clock]
#Constrain the output clock clock
create_generated_clock -add -source PLL_inst|INCLK[0] \
             -name PLL_inst|CLK[1] \
             -multiply_by 2 \
             -master_clock clock_name \
             [get_pins PLL_inst|CLK[1]]
建议使用create_generated_clock命令添加你的时钟约束