怎样学好verilog？学好数字前端？
“本人刚学verilog语言两个月，现在只能写写简单的小程序（写出来的小程序感觉没什么技术含量，只是些简单的语句组成的），看懂一些注释比较详细的稍微大点（100行的）程序，我想请教各位数字前端编程牛人，请问小弟该如何继续往下走呢?如何加深对verilog语言更加熟练的掌握呢?对设计的程序如何做到更加优化的代码，如何锻炼这种能力。请各位前辈不吝赐教。多谢了！”
多看,多动手,最好找一些成熟的例子,自己写了与这些例子对比看看时序,资源方面的变化
还是多看看别人写的吧，很多技巧是靠积累的额
基于Verilog HDL的数字系统应用设计 （国防工业出版社的）
精通Verilog HDL：IC设计核心技术实例详解
数字逻辑基础与Verilog设计
Verilog 数字系统设计教程——夏宇闻
Reuse Methodology Manual For System-On- A-Chip Designs
推荐几本好书，你可以好生看一下，会有帮助
另外，我也只是一个 还没找到工作的菜鸟
多动手。多对比RTL图和实际工作的频率，就可以很深入的明白，写逻辑代码的要求了。
数字电路设计，被设计对象是数字电路。语言只是工具，比如你可以用verilog或HDL去描述数字电路的功能、结构等，最根本的还是对数字电路的理解，只有这些扎实了，你才能正常的积累知识，不然会走很多弯路。
你说的这几本书我看过两本，但都是粗略的看了下，看书的时间不多。
我觉得你说的挺有道理，语言只是一种工具。 以前在学校的时候，感觉数电挺简单的，就跑去DOTA了，现在才感觉到基础还不够扎实啊。
verilog也是语言，跟学外语一样，要多输入，多输出，
具体地讲就是多看别人写的，然后自己多写，拿去仿真、综合。
我也觉得是自己写得太少，我看得倒是挺多的，总结了一下，光说不练假把式。
多写 看其他人的代码 在对着他的写 看看跟他差在哪 再改
学语言，简单，但要结合硬件底层的构成单元来设计电路就不是容易的事情，要考虑芯片内部构成单元之间互联，影响时序的路径，最基本的是要理清建立时间，保持时间，时钟周期等之间的关系，布局布线如何优化；再高深一些的就是约束条件如何设置，功耗如何优化。逻辑设计相对简单，硬件设计要求相对高一些
菜鸟飘过
这路很长，打好基础吧！基础扎实学起来好点！
看对了资料，比你多花时间学习更重要
还是要自己多写代码
语言代码能看懂 但是感觉难点在于对电路的理解 这个是需要慢慢积累的吧 菜鸟一枚 基础不扎实。
废话啊这。
数字前端设计是很简单的,找个项目跟一下,就OK了,
觉得你说的很有道理，不知道RTL代码综合成什么样的具体电路，写出来的代码始终停留在外行阶段。敢问高手有这样的资料可以分享一下么?