请问下design_compiler里面能不能进行vhdl和verilog转换
时间：10-02
整理：3721RD
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请问如题，我的程序一半是vhdl一半是verilog，在read时报错！求助！
DC可以同时综合VHDL与verilog。
之前一个项目就有用过
沒有提供工具可以直接將VHDL轉為VERILOG！
但DC可以同時讀VHDL和VERILOG的！
我还没在同一项目中用到过VHDL verilog，但我觉得这两部分分开读入应该是没有问题的
还没试过一半一半的程序，有机会试一次，不过加上头文件应该没问题吧
读取design时麻烦点，分两次读不就行了
这种情况,用 analyze / elaborate 命令组合,不要用read命令
可以用verilog做顶层文件编写
高手啊，两样都会，膜拜ing