Altera DDR2 controller ip核后仿时，mem_dq信号比mem_dqs信号晚一个时钟周期

前仿结果正确，估计是时序问题

和

    请问你在做DDR2IP的后仿的时候，都用了那些文件，除了220model.v以及altera_mf.v、altera_primitives.v，有没有相关做后防的文档可否上传一份啊?谢谢！

你能搞清楚你后仿时候是在读还是在写吗?
这个应该不是错误，dq、dqs之间的位置关系请看ddr2的协议
altera external memory interface handbook 110页给出了altera是如何处理这两个信号的