请问如何将综合后的电路图转换为HSPICE能识别的网表
时间：10-02
整理：3721RD
点击：
我用VERILOG写了一个控制逻辑 综合和仿真都过了 现在想用把它最后综合出来的RTL 转换为HSPICE能识别的网表 就是晶体管级电路 请问用什么软件了? 是不是还需要对用的工艺库来进行转换?
HSIM的v2s
Calibre的v2lvs
应该都可以的
配合标准单元的晶体管级网表
哦 我是用SYNPLIFY综合的 综合的时候有很多器件类型 是不是自己添加自己的元件库了 我自带就是XILINX和ACTEL这些的器件
不同的器件综合出来的RTL代码不一样 怎么解决了?要自己用自己的元件库?
FPGA 是针对固定器件的综合
你还是用ASIC综合工具吧
ASIC的综合工具都有哪些了了? 有没有PC版本的
Design Compiler
好东西，看看
很好，谢谢
先装个calibre2008试试。
1. 先確定你有 cell library spice ..如果SYNTHESIS 一個你沒SPICE AOI
你如何跑?
2. synthesis PC
2000.05 design compiler => 難找到
synplify asic
examplar => mentor 有一套 LeonardoSpectrum