请问写verilog的时候,if else不要超过几层?
时间:10-02
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请问写verilog的时候,if else不要超过几层?
看你要不要综合 不综合随便 最好不要超过3层 可以的话用 case
case速度快,if-else多了的话速度会变慢的
受用了,比较不错的建议
