DC下的多时钟综合问题

我现在有个设计，其中一个模块很复杂。为了省面积，该模块的存储器件被三个不同的源复用了，因此读写改存储器的控制时钟有三个。
CLK1是芯片内部锁相环产生。CLK2是内部逻辑分频输出，且分频比是软件读写寄存器控制的。CLK3是外部通过pad直接输入的时钟。
这三个时钟通过一个选择器mux产生CLK_access去访问存储器件。

那么综合时候该怎么约束CLK_access啊.

没遇到过这样的问题，是不是应该采用三个时钟中最高的那个约束?
期待有达人指点,

我只是根据自己的理解说一下，对不对请参考下。

MUX需要控制信号，把三个时钟作为输入，再把什么条件下需要那个时钟弄个控制信号，当满足控制信号时，就会获得相应的时钟。可通过1个状态机做个控制信号。2个或3个输出变量都行

综合的时候，你可以先用最严格的时钟，在报告timing的时候，你可以用set_case_analyse去分析三个不同时钟下的情况

急问
比如A，B两个时钟通过一个MUX得到C时钟，
在DC综合时，是用 create_clock设置C时钟吧?
那么，A，B与C之间的组合通路是否需要设置为false path?
目前我做的设计中，综合后报出的时序信息显示： C之前的U61（综合工具自动加入的INV），输出延时有70多ns，为什么啊?
如果时钟网络，在前端综合中应当不考虑时序约束的吧?

bu cuo ！

如果,不care 时间的话,DC本来就支持多时钟 syn.当然, set_case_analysis, or set_disable_timing也是一种好方法.

还是很深啊

首先你设的clock access 是用来约束你的存储设备的吧。
这样的话，正如楼上所说，用最苛刻的条件来约束它，让DC在这种条件下来满足SETUP timing，那其它case自然就满足了，不过HOLD 这时是不保证的，
不知道我理解的对不对?

看样要好好学习了！

lz，你的问题解决了的话，能不能把解决方法分享一下哈！
谢谢LZ

学习一下