About xilinx spartan6 45t fpga IO standards

时间：10-02 整理：3721RD 点击：

请教一个问题：相同的VCCO电压，不同的IO电平标准的信号能不能同时分配在xilinx 的45T FPGA的同一个BANK里面工作?比如LVDS 3.3V和TMDS 3.3V和LVCOMS3.3V以及LVTTL 3.3V能不能一起分配在BANK0或BANK2中?BANK3分配给了DDR3（+1.5V），但是BANK3里面多余的IO端口可不可以分配给其他信号（+1.5V）用?

上一篇：quartus2生成的rom的IP核，怎么调用mif文件
下一篇：The logic for <***> does not match a known FF or Latch template.

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器