如何控制FIFO的读使能信号？

我想设计一个模块来控制FIFO的读使能信号，举例说明：假设当FIFO内存储了50个数据时，读使能信号有效，开始读数据。我想通过设计这样的模块，其输入信号为FIFO的输出信号如：wr_ack,valid。输出信号即为读使能信号rd_en。把这个模块与FIFO相连，这样似乎弄成反馈的样子了，不知道是否可行，求高人指点！

你这样的方案可以的， 你把FIFO的读写指针都拉出去做逻辑， 生成你的rd_en 信号

可以的。
两张方案：
1、像二楼说的，将读写地址拉出去。
2、根据写信号使能进行计数，计数到50以后，写有效就输出一次读控制。
以上是个人建议，仅供参考哈！