"Clk" is an undefined clock 这是什么回事？

没有添加时钟的定义?

可能是"Clk"這pin是有接到DFF 的Clk,
但你的timing constraint 沒有define...

什么工具什么命令产生?

综合时出现的info?

综合的脚本出问题了吧，

脚本的问题

you perhaps got no clk timing constrain

路过学习

影响时序优化.不过关系不大.在FPGA中,我用了,Create_clock以后,和不用,的效果看不出多少.

主要的还是代码优化,我用的就是这个方法.

好像是时钟配置吧！

如何进行时钟定义呢?

貌似影响不大，如果时钟不高的话。

    是不是将clk 误拼成了Clk, 所以给出了警告?