ISE仿真的问题
时间：10-02
整理：3721RD
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师姐给了我她的程序，在她电脑上跑没问题。
但是我自己试了一下就是不行。
程序是用FPGA实现FFT的。因为用了RAM和ROM核，所以需要编译HDL库。我编译过了之后，写了一个测试文件，联合modelsim仿真，又出现一个错误，Error: (vsim-3033) ../alu.v(1268): Instantiation of 'w_rom' failed. The design unit was not found.这个ROM我改动过，因为里面初始化的文件的目录不一样了。但是我不明白为什么导致这个错误啊。
** Error: (vsim-3033) ../alu.v(1268): Instantiation of 'w_rom' failed. The design unit was not found.
# Region: /test_alu/uut
# Searched libraries:
# D:\Xilinx\10.1\ISE\verilog\mti_se\XilinxCoreLib_ver
# D:\Xilinx\10.1\ISE\verilog\mti_se\unisims_ver
# D:\Xilinx\10.1\ISE\verilog\mti_se\unimacro_ver
# work
==============================================================================================================================================================
不知道错误在哪里，我就新建了一个工程，把仿真的代码重新添加一边，生成了新的ROM和RAM，但是编译HDL库的时候就出错，vcom-1136) Unknown identifier "read_mode".
Modifying modelsim.ini
Model Technology ModelSim SE vcom 6.1d Compiler 2006.01 Jan 23 2006
-- Loading package standard
-- Loading package std_logic_1164
-- Compiling package vcomponents
Model Technology ModelSim SE vcom 6.1d Compiler 2006.01 Jan 23 2006
-- Loading package standard
-- Loading package textio
###### $MODEL_TECH/../vhdl_src/std/textio.vhd(18): END OF FILE
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): (vcom-1136) Unknown identifier "read_mode".
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): (vcom-1112) FILE declaration was written using 1076-1993 syntax. Recompile using the -93 option.
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): VHDL Compiler exiting
但是我自己试了一下就是不行。
程序是用FPGA实现FFT的。因为用了RAM和ROM核，所以需要编译HDL库。我编译过了之后，写了一个测试文件，联合modelsim仿真，又出现一个错误，Error: (vsim-3033) ../alu.v(1268): Instantiation of 'w_rom' failed. The design unit was not found.这个ROM我改动过，因为里面初始化的文件的目录不一样了。但是我不明白为什么导致这个错误啊。
** Error: (vsim-3033) ../alu.v(1268): Instantiation of 'w_rom' failed. The design unit was not found.
# Region: /test_alu/uut
# Searched libraries:
# D:\Xilinx\10.1\ISE\verilog\mti_se\XilinxCoreLib_ver
# D:\Xilinx\10.1\ISE\verilog\mti_se\unisims_ver
# D:\Xilinx\10.1\ISE\verilog\mti_se\unimacro_ver
# work
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不知道错误在哪里，我就新建了一个工程，把仿真的代码重新添加一边，生成了新的ROM和RAM，但是编译HDL库的时候就出错，vcom-1136) Unknown identifier "read_mode".
Modifying modelsim.ini
Model Technology ModelSim SE vcom 6.1d Compiler 2006.01 Jan 23 2006
-- Loading package standard
-- Loading package std_logic_1164
-- Compiling package vcomponents
Model Technology ModelSim SE vcom 6.1d Compiler 2006.01 Jan 23 2006
-- Loading package standard
-- Loading package textio
###### $MODEL_TECH/../vhdl_src/std/textio.vhd(18): END OF FILE
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): (vcom-1136) Unknown identifier "read_mode".
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): (vcom-1112) FILE declaration was written using 1076-1993 syntax. Recompile using the -93 option.
** Error: $MODEL_TECH/../vhdl_src/std/textio.vhd(18): VHDL Compiler exiting
没有源代码，不好分析
程序在我师姐电脑里可以用。不知道我拿过来之后到底出现什么错误了
别着急慢慢找原因吧
谢谢
找了一天了，不知道到底为什么。库也编译了。我不明白的是，如果是库的问题，应该RAM和ROM都报错。现在怎么只有ROM不能实例化呢。
问师姐啊，多好的机会。
教你个简单的办法，去你师姐电脑上，把她用的库拷贝一份，拿过来用就ok了。
库的size比较大，顺遍利用拷贝的时间可以多跟你师姐聊聊，机会真好。
（楼上真是精辟！赞一个！绝对实在人！佩服！）
是不是库的路径不对?
找一下有没有那个库文件，找到后单独编译一下，试试看
找一下有没有那个库文件，找到后单独编译一下到工程，说不定可以！