讨论：quartus中verilog例化得问题

在A模块中例化quartus自带fifo模块B几次，分别为u0，u1等，编译ok；
在B模块中例化A模块，B作顶层模块编译，工具报Error (10228): Verilog HDL error at fifo_dac_bb.v(34): module "fifo_dac" cannot be declared more than once
这就不明白了，我模块化设计碍你啥事了。
有哪位高手知道，烦请指教！

fifo_dac即模块B

如果把A模块和B模块都放在顶层，编译又可以通过

模块可以这样嵌套吗?如果一个module就是一个电路。你想这样嵌套例化。综合器怎么实现?

自己在哪里还有一个模块
自己找找

5# ycy

不能在不同的模块例化同

5# ycy

不能在不同的模块例化同一模块吗。

和４楼一样的问题…这样调用，还能综合?

9# 1920
能综合啊，只是信号的传递问题，就像参数一样，比如你在模块A中例化一个fifo，模块A还有其它功能要实现，然后模块B中要调用模块A和模块C一起完成功能设计，这样难道不行吗?昨晚试了哈，可以综合，应该是像5楼说的在哪里还有个模块。

确定是搞丢了一个文件

我倒。你不是说先在A中例化了fifo B。又在fifo模块中例化A吗?这和在A中例化fifo。再在B中例化A和C可是完全不同的啊。
用fifo core的时候。会生成一个_bb.v的文件。不要把这个加到项目中。但是modelsim仿真的时候就要加，放在.V文件前编译。
可能的话把你那个报错的源文件放上来看看。

12# wycawyc

我的错，我的错。才看到，悲剧

12# wycawyc

就是你说的_bb.V的问题。

12# wycawyc

我copy的时候把它一起copy过去了。

嵌套了吧

遇到同样的问题，我也试一下12楼的方法