testbench里面如何显示一个模块的内部reg变量

我用verilog编写一个最基本的摩尔状态机，其中定义了一个reg变量，state，由于事先规定了端口，所以这个state只能算是内部变量。现在我在testbench里面需要用fmonitor输出各个参数的变化，其中要求包括每个变化时刻的状态，也就是这个state。请问改如何修改才能输出?
谢谢！

$fmonitor只要有变化就一直记录
$fmonitor(file_id, "%format_char", parameter);
egfmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);

直接用hierachy就可以access，不一定要出port。

层次化调用就可以了，不必要添加到端口列表里

层次化调用
如：在顶层test_top中定义一个变量
wire  enable = test_top.cpu.alu.i_enable ;

楼上正解，层次化调用！

呵呵。这么多方法，学习了。呵呵