请教一个create_generated_clock的问题

如果一个时钟clk1是另一个时钟clk_source分频产生的，分频系数可以通过寄存器配置，即是动态的；
这种情况下面可以将clk1设置为clk_source的generated_clock，可以吗?

可以，同时把所有可能的分频时钟GROUP在一起，千万不要覆盖了哈

谢谢jun_dahai ,如果我是256种（1..256）分频，能不能给种脚本的写法

create_generated_clock -name div_CLK -divide_by 1 -source <pin_name> SRC_CLK
把最快的时钟设上去就可以了，低速的化问题不大，PT最后check以下就ok了

    这个设置是对，同时注意是在DC中还是PT中（可以是不一样的）