如何比较两个设计的优劣

对于同一个模块的功能，假如我使用了两种RTL设计方法，使用Verilog HDL编写，没有进行时序约束什么的，就单纯的看综合报告，应该看哪些参数呢?我使用的是Quartus + Modelsim + Debussy，当然综合报告是Quartus给出的。

当然首先可以看 模块消耗的 LE的数量是最基本的，那时序方面的呢，如最高频率，看Timing Analyzer的最高工作频率吗?

从代码风格、可读性、消耗的资源和性能等方面评估代码的好坏，尽量考虑所使用FPGA的架构和准用资源，编写代码

lut register blockram

看你最缺什么，就把这个当成优先级最高的来考虑。
比如RAM，DSP，要想法共享；时序的话，能多用寄存器pipeline的会好点等