Arria II GX FPGA ddr2控制器问题

使用ALTERA Arria II GX型号FPGA，在10.1下生成DDR2 controller with alt_memory_phy。读写的时候burst_size恒定为4，读写时序和说明上写的一致，仿真没问题，但上板测试后发现，正常读写一段时间后，local_ready信号会一直拉低，之前发出的读命令也没有返回数据。 之前怀疑是QUARTUS版本的问题，换成QUARTUS11.0后发现问题还是存在。
大家有没有碰到过这种情况，或者能给一些建议，多谢！

有碰到过，时序问题，你把控制电路的时钟反一个相试试！另外能说说你做的是什么项目吗?Arria II 我还没用过！

找到原因了，抓信号发现在某一个时刻写操作时少写了一拍数据，导致DDR2控制器内部的CMD_FIFO出现FULL，做的项目是路由器相关的。