大家看看下面的代码有啥问题

时间：10-02 整理：3721RD 点击：

always @(posedge clk or posedge reset) begin
if (reset) begin
  r_tmp <= 1'b1;
  r_data <= {2'b10,hl_in};
end
else  begin
  r_data <=data;
  r_tmp <= r_data[2];
end

么有发现难题，咋了?有error吗?

综合看看

if (i_reset) begin
r_en_tmp <= 1'b1;
r_spi_data <= {2'b10,hl_level};
r_spi_data 是异步复位触发器，复位值只能是常量，不应该是hl_level这个变量，实际电路做不出来。用同步复位就就该没问题了

楼上正解

呵呵，谢谢你提供的这个例子了啊，学习了。

最后缺一个 end
你是要这个答案吧

上一篇：刚开始学verilog 写了个uart程序，请教大侠啦；每次都丢最后一位
下一篇：Arria II GX FPGA ddr2控制器问题

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类