关于DC设置set_max_delay 的问题

现在我遇到一个问题，就是两个时钟周期之间相差太多，超出了扩展限制，也就是TIM-276这个错误，路径就不能被约束了。现在的解决办法是使用set_max_delay 和set_min_delay来约束，但是这个延迟的值具体怎么计算，我还是不是很清楚，希望大家能帮帮我！十分感谢！

实际工作频率太低，你约束的时候没有必要周期写那么大，
比如实际是9999999 ，其实你约束为1000就可以了

    其实就是你设置的路径的delay＝ 各级cell transition ＋ wire delay

    太感谢你了！现在我还遇到一个问题就是设置端口的输入输出延时，我看以前别人写的脚本，对有的信号进行的是set_data_check，而有的是直接使用set_input_delay或set_output_delay，这两个有什么区别吗?还有就是set_output_delay为什么还有负值啊，这个延时值是怎么得到的啊?

set_data_check我也没有用过，很少用到的。
set_output_delay为负值表示留的margin更大，对于hold更悲观； 对于setup更乐观。这个本来是完全由spec决定的

    这个不论是对于setup或hold设置为负值都是更悲观吗?

对于hold更悲观，对于setup则是乐观

    谢谢小编！以后多交流啊！

set_data_check用于多周期路径设置
你两个时钟域不一样，设置input，output delay是没有用的。