代码规范

在介绍代码规范的时候，很多大侠都提到应尽可能避免同一时钟寄经过正沿寄存器又经过负沿寄存器，若不可以避免，则把正沿出发的和负沿触发的分别写在不同的模块，我的问题是，这个规范只是针对fpga来说的吧，asic应该没有这个限制吧?因为讲到原因的时候都会涉及到fpga上的资源，二asic不存在这个问题，大侠们是什么见解哩

都要尽量避免这样的写法，无论FPGA 还是 asic

这个不是代码规范的问题吧，这个事设计的问题！