在自己的设计中调用Quartusii生成的firIP核，然后在modelsim中进行仿真...求助

在自己的设计中调用Quartusii生成的firIP核，我的设计是verilgo，fir的顶层是verilog，功能实现全是vhdl。然后在modelsim中进行仿真，提错fir ip核的vhdl中的顶层无法实例化。 我编译了两种语言的库添加到library中，仿真还是Instantiation of 'fir_top_0002' failed.quartus版本是10.1 modelsim版本是 modelsim_altera 6.6c 搞了两天还是没搞出来。求助高手。

仿真时，在library选项里加入所需库了吗?顶层是verilog时需要手动加入

   我先跑fir compiler自动生成的仿真，然后把它编译的库全部添加到现在的project中了，而且在前面的编译过程中没有提示找不到某个库。我的设计有两层， 其中顶层模块包含了下一级的fir模块和两个数据流转换的模块，然后再给顶层模块写testbench。

器件库要加啊，看你quartus选的是什么类型的器件，然后firip的库也要加，然后fir.v 也要加

    我后来用他自带的sim脚本，加入我的设计文件 仿真成功了  谢谢。

多看贴，积累经验……