FPGA中怎么实现clock gate

在FPGA中一般都是gated data

每种fpga情况不同吧

FPGA不比ASIC，clk tree不能自己随意搭，尝试着用latch和and搭clk gate在fpga中，但是综合之后出来FPGA上电跑就有一些问题，莫名其妙的，sim都OK

global gated的可以。dynamic gated 一般都是转到gated data。

FPGA中一般不建议用门控，还是用使能吧！

应该有专门的时钟门控单元可例化使用的吧，这种单元不会被FPGA随意优化的，类似BUFG一类的。

用FPGA工具生成，不要手写

不建议门控是时钟，用使能，能更好的保证你的设计稳定性。