关于test_bench

我也不懂，是不是可以用在综合时dont_touch或者其它的命令把这个端口保留下来?

综合时选择maitain hierarchy选项！还有一些可能被优化掉得网线使用一些synthesis attribute来约束！但是一般综合后仿真没有什么意义吧，只要保证自己的代码风格都是可综合的代码这一步完全可以省去！

即便不做综合后仿真，后端以后的仿真要做的啊，

rtl仿真只需要控制端口信号，内部信号可以force release，不需要引出作为端口吧。
即使你综合后想probe内部信号，一样可以找得到的。只要你愿意去找。
小朋友懂吗?

布线后STA啊，做布线后仿真想做到100%的覆盖率很难的，最好的方法还是静态时序分析！

   哈哈，你这气势就跟你的头像一样

   大侠讨论下六楼的回复呗

同意六楼

   那你还老是要求做后仿真！

   就是设计本身不需要这个端口，但测试向量需要

保险些

在testbench中想使用design的东西还需要用端口引出来给testbench么?
在testbench中使用层次化应用引用不就完了！ 你肯定没有通读过IEEE-1364-2001的standard！