请教一个verilog的问题
时间：10-02
整理：3721RD
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各位大神，小弟初学verilog，有个地方不懂想请教一下。
我在m1模块中有一个输出变量 [4:0] t，这个t和m2模块连接，t在上升沿采样，是不是m2中的t比m1中的t永远小1?
m1
output reg [4:0] t;
always @ (posedge clk)
t<= t+ 1;
m2
input [4:0] t;
case(t）
我在m1模块中有一个输出变量 [4:0] t，这个t和m2模块连接，t在上升沿采样，是不是m2中的t比m1中的t永远小1?
m1
output reg [4:0] t;
always @ (posedge clk)
t<= t+ 1;
m2
input [4:0] t;
case(t）
我觉得不是，照你的意思，m2中应该是采用组合逻辑，那么应该就是直接用线连上的，不检测clk的边沿，所以应该和m1中的t一样。你可以仿真试试看。
不会，可能不同的期间在时序仿真中会有一定的延迟，但是不会达到一个时钟周期。
m1的t和m2的t直接相连的，应该是一样的，不会延迟一个时钟周期
我觉得应该也是一样的
这个问题真是……
应该一样吧