Quartus 对用符号reg的综合能力？

示例代码：
reg signed [15:0] pv_out_data_ch0;
if(pv_out_data_ch0 < 0)
      do something;
这里生成的比较器会是定点有符号比较器吗?
看文档里定义成有符号reg是，可以直接调用有符号乘法器和加法器，不知道比较器可以不可以?

感觉这样写很不安全啊
如果知道pv_out_data_ch0是由符号数，为什么不写成 pv_out_data_ch0[15]  == 1'b1 呢

感觉这样写很不安全啊
如果知道pv_out_data_ch0是由符号数，为什么不写成 pv_out_data_ch0[15]  == 1'b1 呢

感觉这样写很不安全啊
如果知道pv_out_data_ch0是由符号数，为什么不写成 pv_out_data_ch0[15]  == 1'b1 呢

还是不对这种软件编程思路的代码发表评论了....

   一开始也是那么写，但是因为还有其他很多判断，想使用高级语法，这样其实也是有些好处的，风险是综合器的能力不一定跟得上Verilog语言标准。

   如果真不好改，我记得是按照有符号的十进制数处理的。   不完全确定，你最好写个小程序验证一下。