vhdl里面怎么实例化smic lib里面的cell？

dc综合，直接在vhdl文件当中调用，并且target_lib和link_lib均以设置，结果在analyze vhdl文件的时候error，怎么在vhdl里面实例化smic lib里面的cell? verilog文件里面是这么直接用的，没有问题，多谢

有没有加component......port ......endcomponent?