请问怎么hack zero-delay的gate sim用的library？

应该是一样的，只是延时不一样而已

    多谢，我现在用syn过后的netlist在做zero-delay的sim, timing violation应该对sim没有影响吧?

可以检查timing的

   我不要check timing,因为我知道timing不clean
   我现在用VCS在跑unit delay,加了+delay_mode_unit 为什么没有反应呢

不好意思，我写错了。我的意思是说可以sim时不检查timing

    +notimingcheck这个option已经加了。

加SDF去sim比较好，zero delay或unit delay对gated clock及generated clock都会误判。

    恩。目前还在等backend的人出这些东西。
    zero-delay和unit delay的gate-sim主要可以验证什么呢?synthesized netlist本身有没有问题?

zero-delay和unit-delay是0.35um或更旧工艺的设计流程。用Static Timing Analysis (STA)去验证timing，再用有SDF的gate-level simulation去检查STA的constraints是否完备。

    多谢介绍。还有个问题，就是run gate sim的时候是不是一般都会用一个特别的library, 好像都有_neg这样的后缀，和一般的library不太一样。是不是和什么negative timing check有关系?请问这是什么东东。

请参照http://www.edaboard.com/thread14879.html中kfy所说的。