Verilog 輸出高阻抗 求解

小弟目前在做
Mips single cycle的TOP module下的submodule之間的連接
現在初步要連PC和IM
連接完成後
波型圖上的PC端輸出 (d_out[31:0]) 怎麼都是高阻抗，

小弟困擾好多天了，麻煩各位大俠幫幫忙了..

這是top module code*********************

1. `timescale 1ns / 1ps
   
2. module TOP(reset,clk);
   
3. input reset,clk;
   
4. wire [31:0] d_out_i_addr;
   
5. wire [31:0] i_data;
   
6. 
   
7. PC mips_PC (
   
8. .clk(clk),
   
9. .reset(reset),
   
10. 
    
11. .d_out(d_out_i_addr)
    
12. );
    
13. 
    
14. IM mips_IM (
    
15. .clk(clk),
    
16. .i_addr(d_out_i_addr),
    
17. .i_data(i_data)
    
18. );
    
19. endmodule

這是 pc code************************

1. 
   
2. `timescale 1ns / 1ps
   
3. module PC(clk, reset, d_out);
   
4.     input            clk, reset;
   
5.    
   
6.     output  [31:0]  d_out;
   
7.     reg     [31:0] d_out;
   
8.    
   
9.     always @(posedge clk)
   
10.     begin
    
11.         if (reset==1'b1)
    
12.            d_out <= 0;  
    
13.         else
    
14.        d_out = d_out+4;
    
15.     end
    
16. endmodule

IM code*********************************

1. 
   
2. 
   
3. `timescale 1ns/100ps
   
4. module IM(
   
5.                           clk,  // input clock
   
6.                           i_addr, // input address
   
7.                           i_data  // output data
   
8.           );
   
9. // parameter declaration
   
10. parameter                 P_BITS = 32;
    
11. parameter                 P_WORD_DEPTH = 256;
    
12. parameter                 P_ADDR_WIDTH = 32;   
    
13. parameter                 P_DELAY = 1.6;
    
14.    
    
15. //input,output declaration     
    
16. input                       clk;  // input clock
    
17. input  [P_ADDR_WIDTH - 1:0] i_addr; // input address
    
18. output [P_BITS - 1:0]       i_data; // output data   
    
19. // registers declaration
    
20. reg  [P_BITS - 1:0]         i_data; // output data
    
21. reg  [8:0]                  index; // for initialization
    
22. // (128M)*32 memory
    
23. reg  [P_BITS - 1:0]         mem [0:P_WORD_DEPTH - 1]; // define memory
    
24.    
    
25. // initialize memory value
    
26. initial begin
    
27.   for(index = 9'b0; index < P_WORD_DEPTH; index = index + 9'b1)
    
28.     mem[index] = 8'b0;  
    
29.   
    
30.   // load instruction
    
31.   $readmemh("pattern.txt", mem);
    
32. end
    
33. // function definition
    
34. always@(posedge clk) begin :memaccess_proc
    
35.   i_data <= #P_DELAY mem[i_addr[9:2]];   
    
36. end // end memaccess_proc
    
37. endmodule

Topmodule Testbench*****************************

1. 
   
2. `timescale 1ns / 1ps
   
3. 
   
4. module TOP_test;
   
5. // Inputs
   
6. reg reset;
   
7. reg clk;
   
8. 
   
9. 
   
10. reg [31:0] i_addr;//IM in
    
11. 
    
12. //outputs
    
13. wire [31:0] d_out; //pc out
    
14. wire [31:0] i_data;//im out
    
15. 
    
16. // Instantiate the Unit Under Test (UUT)
    
17. TOP mips_top (
    
18.   .reset(reset),
    
19.   .clk(clk)
    
20. );
    
21. 
    
22. always #10//5ns, clock1從1->0 or 0->1, clock period 10ns
    
23. begin
    
24. clk=~clk;
    
25. end
    
26. initial begin
    
27.   // Initialize Inputs
    
28. clk=0;
    
29. #2  reset=1;
    
30.    #12 reset=0;
    
31.   // Wait 100 ns for global reset to finish
    
32.   #100;
    
33.         
    
34.   // Add stimulus here
    
35.    end
    
36. 
    
37. initial
    
38. begin  
    
39.      $dumpfile("TOP_test_go.fsdb");
    
40.      $dumpvars;      
    
41. end   
    
42. endmodule
    

Isim

module TOP_test;
// Inputs
reg reset;
reg clk;


reg [31:0] i_addr;//IM in

//outputs
wire [31:0] d_out; //pc out
wire [31:0] i_data;//im out
d_out, i_data是top_test里面的，根本没有被赋值，当然是高阻或者X。
层次都搞不清楚。