verilog与VHDL语言那个有利于设计实现？

感觉不会是这样的，这些中硬件描述语言都是电路图的替代者，它们不是设计语言，而是一种描述，只要描述的正确，符合自己的预期，两种语言就没有任何差别了。

非常感谢

verilog设计语言好理解！

企业中用Verilog HDL比较多，高校、研究所等科研机构用VHDL偏多！

Verilog用起来更简单，适合RTL级描述。VHDL适合更高层次的电路描述。

非常感谢各位

verilog适合开发，VHDL适合实现。刚入门的时候写verilog就会出现LZ说的那种情况

这些问题就不要再讨论了，结贴。

vhdl should be much more better.

用过的，verilog相对VHDL简单点！~

用过了，就是verilog相对VHDL易于实现设计~