UCF约束的问题：如何将简单的反相器指定布局在特定的slice里？

我使用了两组反相器（每组9个）构成回路，以形成震荡波形，由于两组要求走线一致，所以我希望通过UCF约束将这些反相器分别对称地放在若干个slice里面。于是我写了如下约束： INST"u1_osc/out_s11_INV_0" LOC= SLICE_X48Y8 ; INST "u1_osc/out_s21_INV_0" LOC= SLICE_X49Y8 ; INST "u1_osc/out_s31_INV_0" LOC= SLICE_X48Y9 ; INST "u1_osc/out_s41_INV_0" LOC= SLICE_X49Y9 ; INST "u1_osc/out_s51_INV_0" LOC= SLICE_X51Y9 ; INST "u1_osc/out_s61_INV_0" LOC= SLICE_X50Y9 ; INST "u1_osc/out_s71_INV_0" LOC= SLICE_X51Y8 ; INST "u1_osc/out_s81_INV_0" LOC= SLICE_X50Y8 ;INST "u1_osc/out_s91_INV_0" LOC= SLICE_X51Y7 ; ……然而布局布线之后在FPGA edtor中看到实际布线并未按照约束的要求布。查看map报告后发现出现了如下warning：WARNING:MapLib:685 - Property LOC on u2_osc/out_s91_INV_0 not supported for simple gates - ignoring.WARNING:MapLib:685 - Property LOC on u2_osc/out_s81_INV_0 not supported for   simple gates - ignoring.WARNING:MapLib:685 - Property LOC on u2_osc/out_s71_INV_0 not supported for  simple gates - ignoring.WARNING:MapLib:685 - Property LOC on u2_osc/out_s61_INV_0 not supported for   simple gates - ignoring.……

建议你将约束去掉，跑一下看看那个warning到底是因为约束产生的，还是因为你本身逻辑问题产生的。

LZ之前那个UCF找不到器件的帖子最后发现是什么问题没?

    我把ucf去掉之后通过map，place&route之后，看FPGA editer，里边的器件例化名对应的name发生了变化（原因是什么不知道，我觉得理论上应该是不会变的），我试着将ucf中原来写的例化名改了，发现error修正了，不过在map时出现的了上述warning，使得ucf一样的没作用

十分感谢指点

    这个我已经试过了，不是逻辑的问题，是ucf约束产生的。
约束语句：INST"u1_osc/out_s11_INV_0" LOC= SLICE_X48Y8 ;其中out_s11_INV_0不是我原始代码中的器件名，是我先跑了一遍自动布局布线后看FPGA editor发现名字变了，改过来的。有没有可能问题是出在这里?但是用代码中的例化名会出现error，找不到ucf中的INST

The problem with attaching RLOC to a gate, even if the gate is instantiated rather than inferred, is that the mapper will not necessarily keep the gate by itself in the final design.  Usually several gates can be lumped into a single LUT.  The tools might have allowed an RLOC constraint on gates that don't get grouped together, but unfortunately they don't.  If you have a combinatorial function that needs to end up with a particular placement, the only way is to instantiate a LUT instead of gates or gate primitives.

    好的，十分感谢