关于时序约束的问题？
时间：10-02
整理：3721RD
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我用了PLL分频，clkout0和clkout1各经过一个BUFG后，与另一模块用一个wire相连。然后对这个net即wire约束周期，设定频率。那这里PLL的作用是不是只是产生两个CLKIN驱动的时钟而已呢?PLL不可以直接倍频吗
请问没有人知道吗?知道请告知啊，非常想知道