CPLD基本单元（LE）中含有少量基本门的作用

各位前辈好！
      小弟最近在分析（基于乘积项原理）PLD的内部基本逻辑单元结构时，看到它内部还有一到两个门电路（见下图红色圈中），觉得很是奇怪。基于乘积项原理，已经可以将4个输入信号的所用逻辑运算结果表示出来了，为何还在内部保留门电路呢?莫非是为了实现某些快速算法而预留的?
                                                         

                  
      望各位前辈指教。小弟谢过了。

先说说自己的看法。我认为这里的两个门电路有可能是为了构建加法器时作为进位链使用。不过也有可能是为了其他用途，但就是想不到，望大家集思广益。

别沉了！

顶上去吧

别沉了

good..

现在看来可能是构造计数器等功能时便于和前级的信号做逻辑运算。