常量=变量

大家好，今天我在看程序的时候，发现在判断的时候笔者用的是
一个常量==一个变量 ，个人没这么做过，这样以后，好像没有什么问题。verdi 也没有提示错误。如：
reg [3:0] cnt;
reg [7:0] view;
……
.....
always @( ....)
     .......
         if(  1 == cnt )
            view <= .......
........
在这里的判断条件：1==cnt, 是可以的这么用的吗， 是不是综合以后都与 cnt == 1没有差别?

你以后还是按照你写的就行了，小编莫要太较真

C语言中是这样的，verilog还没这么写过……

这样写结果是一摸一样的这样写的好处是比较醒目，容易进行修改（以前的资料上看见过，可以确定）

没这么用过，或许这样可以
但是做好不要用这种会带来别人阅读困惑的代码

说个题外话，小编这样的风格很不好
不指明宽度的话，1会被认为是32位的，和你4位的cnt比，很容易出意料之外的错误哦。

谢谢大家，我会请注意的。