哪位大侠知道Quartus中怎样进行LogicLock，具体步骤？

最近做一个项目， 单独一个模块的话，功能正常；
     如果加入其他模块，综合结果就功能不正常；
     如果用LogicLock 或 Increase Compile, 一般是什么流程?
     请各位大侠指点一二

这个你就是加入了LOGICLOCK也要重新调试程序的，我觉得如果不是关键路径，那么可以不要加LOGICLOCK的。
比如我写的fpga程序，只要把一个0变为了1，就要重新调试程序的

增量编译感觉没啥大用，同等高人解答。

我也需要，希望有高手。多谢

增量编译还是能缩短不少时间的，尤其是只修改了一点点的情况下。
不过一般都需要实现做好规划。
只在xilinx中用过，不知altera是否有一样的功能