模块并行的问题
请问： 怎样写才能先让A执行，B,C不动呢?
B,C如何才能按顺序执行且执行指定的次数呢?
我实在想不出啥好办法， 大家给点好的建议啊，谢谢了。
用函数，或者A给出有效信号，后面的模块得到有效信号运算，之前就算运算了，数据也是无关值。无所谓一定要严格意义上的顺序执行。
试试状态机
如果你想综合成电路，那么就必须用时钟+状态机完成你需要的动作，或者你可以用generate always把B,C模块复制十份，并正确连线。另外，除非你给B,C的时钟比较独特，否则如果跟A一个时钟，那么不可能不让B,C活动，因为这是硬件电路。你要做的是在正确的时间给B,C正确的输入，那么结果就必然是正确的。
有啥好办法在顶层模块中让子模块运行指定次数?
比如，C子模块， B是顶层模块
现在想让C 在 B模块中运行5次该怎么写呢
我现在有点糊涂的是，比如在顶层模块有一个状态机控制下面的子模块触发条件，
case:
00 A = 1;
01 B = 1;
10 ...
11 ...
子模块：
a (
.en(A)
......
)
状态机是一个时钟周期走一个状态，也就是使能一个子模块（子模块运行完成远远超过一个时钟周期）。但这里我希望第一个子模块运行完以后再运行第二个模块，该如何设计这个状态机呢?
推荐小编看看 Altera FPGA/CPLD 设计（高级篇） page2-page10的设计例子
不要把C语言设计和硬件设计混为一谈
4# 说的很对。
状态机控制比较方便，先执行A，然后B、C循环执行10次，很简单的控制方式。
repeat（10）
每个模块都增加运行使能信号（输入）以及完成标志信号（输出）
状态机通过控制使能信号来控制模块开始，通过判定标志信号来确定模块已完成。
恩楼上的这个解释是好办法，但这类型的使能，完成信号一般定义成什么类型的呢?
A运算完成后借出一个使能信号，让这个使能信号控制BC的运算，应该就可以了。
不用状态机也是可以实现的
直接把A的输出端连接B，C的输入端，做一个计算器产生使能信号，B,C执行10次后把B,C输出寄存器清零即可
好好好
模块间的工作可以有个先后顺序，A先工作，B，C一直保持复位，直到得到A送来的结果。之后的也类似。
还是分两步： 1、用状态机 先执行A，然后在状态机外部做一个task，实现B、C执行10次，很容易的，高流量设计经过用到这样的思想“拆开环路”
状态机就可以。可以换个思路
状态机应该比较好控制！
把一个模块内的所有触发器加模块使能信号， 当这个使能信号无效时， 你可以认为这个模块不工作了。
用状态机产生正确的使能信号和完成状态的转移。 当然也可以使用门控时钟。