在verilog的设计中能不能使用systemverilog写的ip呀？
时间：10-02
整理：3721RD
点击：
在用verilog做设计，找了个需要的ip，但是是system verilog实现的，请问在我的设计中，能不能直接用这个ip呢?如果可以，在DC综合的时候应该怎么做呢?O(∩_∩)O谢谢！
能
您的帖子长度不符合要求
好像不能吧
好像不能吧
请指点下吧，DC综合也可以吗?应该怎么做呢?O(∩_∩)O谢谢！
这个是看综合器支持不支持，跟语言没有太大的关系
我看过DC的analyze命令，有system verilog的选项。
在DC读入设计的过程中，使用analyze命令选项，把verilog和system verilog文件分别 对待可以吗? 也就是下边这个问题：
analyze -format vhdl | verilog | sverilog 这条命令的这几个选项在同一个设计里，只可以出现一个，还是可以出现多个呢?
O(∩_∩)O谢谢！
因为是几个人合作的，不想因为这一个ip，把所有的verilog都当成system verilog。
楼上说的对
自己来顶顶，请大牛指教( ⊙ o ⊙ )！
RTL模拟应该是可以的，至少nc和vcs都支持sv
至于DC综合行不行?是不是首先跟sv描述IP的行为有关?
DC本身对sv应该也是支持的。没用过，呵呵
you can. it depends your tools.
DC跟RC都是支持systerm verilog的！都是可以综合的！
不过总是觉得systerm verilog更适合写testbench，写rtl总是怪怪的！