FPGA中非门组成的环形振荡器问题

在FPGA中用verilog写个环形振荡器，因为是基数个反相器首尾相连，功能仿真（由于没有器件延时）就会存在问题，而且综合是不是又会把多个反相器相连给优化了。这两个问题怎么解决，尽量具体点。
还有，在FPGA中怎么手动布线（不是做asic后端哦）。

焦急等待中，望指点，不胜感激

你用的应该是基本门原语不带有延时信息，当然不能仿真
要防止反相器被优化，你要对那些反相器之间的连线加一个约束

参考 http://bbs.eetop.cn/viewthread.php?tid=305531&highlight=

   
我能不能先不仿真，等综合布线完了之后，每个门存在延时了再后仿真。

可以做后仿。不加约束的话，环路是会被优化掉的

altera的话用lcell+inverter,频率不稳定，但时钟是可以用的