求助，为什么我的modelsim编译总出现near EOF的错误

把问题说的具体点

    就是我再modelsim中运行编好是程序，编译总出现错误，而且错误都是
** Error: /data/home/tyt/12.vhd(2): near "EOF": expecting: ARCHITECTURE CONFIGURATION ENTITY LIBRARY PACKAGE USE

能帮忙解决下。程序是正确的，所有程序运行都这样

就是文件结束EOF的附近有错误，你能确定程序是正确的吗?

你这个是VHDL，我倒不熟悉。
verilog中遇到过这个问题，是因为少些了endmodule这个模块结束语了。
你是否也是同样的问题?

    VHDL也有类似的问题存在的。所以需要他去确认代码的语法正确性。

    可以肯定程序是正确的

    我从书上抄个程序也是这样的错误

你的modelsim是哪个型号的? 看看你的VHDL有包的声明么?
（例如：  
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
.....）
把你的 end entity entity_name 和 end architecture architecture_name中的entity_name 和 crchitecture_name去掉。

我用verilog hdl写得时候出现过这个错误。最后的解决办法是把这个文件删了。重新输入一遍，注意在最后的一行输入的时候，用ENTER键换行。不该要空格的时候一定要空格。在verilog中这样能够解决。复制是原来的代码再粘贴不行哟。希望能够解决。

    谢谢，我试试。